| Campo Dublin Core | Valor | Língua |
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| dc.contributor.advisor | Giozza, William Ferreira | - |
| dc.contributor.author | Pires, Luiz Augusto dos Santos | - |
| dc.identifier.citation | PIRES, Luiz Augusto dos Santos. Medidas de centralidade em grafos implementadas em FPGA. 2022. 61 f., il. Trabalho de conclusão de curso (Bacharelado em Engenharia de Redes de Comunicação) — Universidade de Brasília, Brasília, 2022. | pt_BR |
| dc.description | Trabalho de Conclusão de Curso (graduação) — Universidade de Brasília, Faculdade de Tecnologia, 2022. | pt_BR |
| dc.description.abstract | O presente trabalho busca implementar o algoritmo Betweenness Centrality (BC) em um
Field Programmable Gate Array (FPGA), de forma mais especifica o algoritmo de Brandes
tendo Dijkstra como núcleo para suportar grafos com pesos. O intuito foi identificar a vi abilidade de sua implementação em FPGAs, bem como os ganhos no tempo de inferência
do algoritmo e avaliar o consumo energético do circuito sintetizado. Para realizar a imple mentação usou-se o compilador Vitis HLS, que permite usar programação em C, C++ para
gerar o modelo Register Transfer Language (RTL) facilitando o processo de implementação
de algoritmos complexos em FPGAs. | pt_BR |
| dc.rights | Acesso Aberto | pt_BR |
| dc.subject.keyword | Linguagem de programação (Computadores) | pt_BR |
| dc.subject.keyword | Algoritmos de computador | pt_BR |
| dc.title | Medidas de centralidade em grafos implementadas em FPGA | pt_BR |
| dc.type | Trabalho de Conclusão de Curso - Graduação - Bacharelado | pt_BR |
| dc.date.accessioned | 2023-04-10T12:47:45Z | - |
| dc.date.available | 2023-04-10T12:47:45Z | - |
| dc.date.submitted | 2022-04-29 | - |
| dc.identifier.uri | https://bdm.unb.br/handle/10483/34493 | - |
| dc.language.iso | Português | pt_BR |
| dc.rights.license | A concessão da licença deste item refere-se ao termo de autorização impresso assinado pelo autor que autoriza a Biblioteca Digital da Produção Intelectual Discente da Universidade de Brasília (BDM) a disponibilizar o trabalho de conclusão de curso por meio do sítio bdm.unb.br, com as seguintes condições: disponível sob Licença Creative Commons 4.0 International, que permite copiar, distribuir e transmitir o trabalho, desde que seja citado o autor e licenciante. Não permite o uso para fins comerciais nem a adaptação desta. | pt_BR |
| dc.contributor.advisorco | Nery, Alexandre Solon | - |
| dc.description.abstract1 | The present work seeks to implement the Betweenness Centrality algorithm in an Field
Programmable Gate Array (FPGA), more specifically the Brandes algorithm having Dijkstra
as the core to support weighted graphs. The aim was to identify the feasibility of its imple mentation in FPGAs, as well as the gains in the algorithm’s inference time and to evaluate
the energy consumption of the synthesized circuit. To carry out the implementation, the
Vitis HLS compiler was used, which allows using programming in C, C++ to generate the
Register Transfer Language (RTL) model, facilitating the process of implementing complex
algorithms in FPGAs. | pt_BR |
| Aparece na Coleção: | Engenharia de Redes de Comunicação
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